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DS21Q55DK Quad T1/E1/J1 Transceiver Design Kit
FPGA Register Map
Table 2. FPGA Register Map
OFFSET
0X0000
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0X0019
0X001A
0X001B
REGISTER
NAME
BID
XBIDH
XBIDM
XBIDL
BREV
AREV
PREV
MCSR
TCSR
SYSCLKT
SYSCLKR
SYNC1
SYNC2
SYNC3
TSERS
PRSER
PSYNC
PCLK
TYPE
Read-Only
Read-Only
Read-Only
Read-Only
Read-Only
Read-Only
Read-Only
Control
Control
Control
Control
Control
Control
Control
Control
Control
Control
Control
DESCRIPTION
Board ID
High-Nibble Extended Board ID
Middle-Nibble Extended Board ID
Low-Nibble Extended Board ID
Board FAB Revision
Board Assembly Revision
PLD Revision
DS21Q55 MCLK Pin Source
DS21Q55 TCLK Pin Source
DS21Q55 TSYSCLK Pin Setting
DS21Q55 RSYSCLK Pin Setting
DS21Q55 TSYNC Source
DS21Q55 TSSYNC Source
DS21Q55 RSYNC Source
TSER Source
PCM RSER Source
PCM RSYNC/TSYNC Source
PCM RCLK/TCLK Source
ID REGISTERS
BID: BOARD ID (Offset=0X0000)
BID is read only with a value of 0xD
XBIDH: HIGH NIBBLE EXTENDED BOARD ID (Offset=0X0002)
XBIDH is read only with a value of 0x0
XBIDM: MIDDLE NIBBLE EXTENDED BOARD ID (Offset=0X0003)
XBIDM is read only with a value of 0x1
XBIDL: LOW NIBBLE EXTENDED BOARD ID (Offset=0X0004)
XBIDL is read only with a value of 0x6
BREV: BOARD FAB REVISION (Offset=0X0005)
BREV is read only and displays the current fab revision
AREV: BOARD ASSEMBLY REVISION (Offset=0X0006)
AREV is read only and displays the current assembly revision
PREV: PLD REVISION (Offset=0X0007)
PREV is read only and displays the current PLD firmware revision
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